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arrow_back Aula 05 - VHDL – Parte II

Instruções

Atribuição de Sinais Condicionais

Sobre a atribuição de um sinal condicional, podemos dizer que seria quando um sinal ou uma variável assume certo valor se por acaso a condição descrita for satisfeita. A sintaxe pode ser descrita como colocado no quadro abaixo:

O sinal ou variável recebe uma expressão1 se uma condição1 for satisfeita; uma expressão2, quando uma condição2 é satisfeita; ou uma expressão3 quando uma condição3 é satisfeita. Pode-se ter quantas condições forem necessárias, não necessariamente apenas três como mostrado na sintaxe geral.

Vamos observar um exemplo (Figura 3) de um circuito Multiplexador 4x1 (seletor de 4 entradas para uma saída) que estudaremos com mais detalhes na Aula 06. Temos como saída “f” e como entradas $“a”, “b”, “c”, “d”$ e $“sel”$, sendo este último um vetor de duas entradas. Quando o SEL é $“11”$, a saída será o dado que está em $“a”$; quando o SEL é $“10”$, a saída será o dado que está em “b”; quando o SEL é $“01”$, a saída será o dado que está em $“c”$ e quando o SEL é $“00”$, a saída será o dado que está em “d”. Caso nenhuma das possibilidades anteriores for alcançada, a saída será $‘0‘$.

 Exemplo de código com atribuição de sinal condicional

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