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arrow_back Aula 06 - Descrevendo e Simulando Circuito em VHDL

Atividade 03

Conseguimos montar a expressão lógica da tabela verdade, descrita como:

S=¯A ¯B C+¯A B C+A ¯B C+A B ¯C+A B C

Vimos também o início do código para ¯A ¯B C. Vamos terminar o código?

  1. Crie um projeto novo. A entidade terá 3 entradas (A, B e C) e 1 saída (S), todos do tipo std_logic.
  2. Crie a arquitetura. Dentro dela, crie um process. É dentro do process que parte do código que vimos anteriormente deverá ser escrito.
  3. Dentro do process, escreva uma sequência de if e elsif que expresse a equação descrita acima. Lembre-se que a saída S será 1 para os casos descritos na equação ( ¯A ¯B C,¯A B C,...,A B C ) e será 0 para todos os demais casos.
  4. Compile o projeto.

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