Atividade 05

Baseado no código a seguir:

        library ieee;                        

        use ieee.std_logic_1164.all;

        entity ExemploSoma is

            port (in1, in2: in integer range 0 to 3); 

                out1: out integer range 0 to 7);

        end ExemploSoma;

        architecture exemplo2 of ExemploSoma is

        begin 

                out1 <= in1 + in2;

        end ExemploSoma;

O código anterior faz a soma de duas variáveis de entrada in1 e in2 e guarda o seu valor na saída out1. Diante disto, responda:

1. Por que out1 nunca será maior que 6 ou menor que 0?
2. Quantos bits são necessários para representar in1 ou in2? E out1?
3. Defina um projeto e sintetize o código.
4. Simule a forma de onda e o seu comportamento. O resultado era esperado? Se sim, siga para a próxima questão. Se não, reinterprete o código e tente responder novamente esta questão.
5. Modifique o código de forma que mostre no display de 7 segmento a soma de in1 e in2. Perceba que, dependendo do seu código, out1 pode ser dispensável. Se achar necessário, reutilize o código da Atividade 02.
6. Grave o código no FPGA após a alocação correta dos pinos para as portas de entrada e saída do seu código.
7. Teste e verifique o comportamento do seu código no FPGA. Ele está mostrando corretamente a soma de in1 e in2 no display de 7 segmentos? Se sim, parabéns! Se não, verifique possíveis na lógica do código e na pinagem.